Curso de gráficos da Intel para chips de trilhões de transistores: materiais de transistores 2D, pesquisa de embalagens 3D
A Intel lançou nove trabalhos de pesquisa no IEDM 2022 que estabelecem as bases para futuros projetos de chips, enquanto a empresa busca cumprir sua promessa de desenvolver processadores com mais de um trilhão de transistores até 2030.
A pesquisa inclui novos materiais 2D para transistores, nova tecnologia de empacotamento 3D que reduz o desempenho e a lacuna de energia entre chiplet e processadores de matriz única a uma faixa quase imperceptível, transistores que ‘não esquecem’ quando a energia é removida e memórias incorporadas que podem ser empilhados diretamente sobre transistores e armazenar mais de um bit por célula, entre outras inovações.
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O Grupo de Pesquisa de Componentes (CR) da Intel estabelece as bases iniciais para as futuras tecnologias da empresa, mas nem todas essas iniciativas resultarão em produtos que serão lançados no mercado. Aqueles que chegam ao mercado normalmente chegam em cinco a dez anos.
O grupo tem um histórico incrível de inovações que já chegaram ao mercado, como FinFET, que revolucionou o design de transistores para toda a indústria, silício tenso, porta de metal Hi-K e muitos outros. A Intel já tem várias outras tecnologias em seu roteiro, incluindo transistores RibbonFET Gate All Around (GAA), fornecimento de energia de back-side PowerVia, EMIB e Foveros Direct, todos provenientes deste grupo de pesquisa.
O grupo apresentou nove trabalhos de pesquisa no 68º Encontro Anual de Dispositivos Eletrônicos do IEEE deste ano e, abaixo, abordaremos alguns deles com um pouco mais de detalhes. No entanto, a Intel ainda não apresentou os trabalhos na conferência, então esta é uma ampla cobertura dos tópicos.
O ritmo de aumento da densidade do transistor continua mais ou menos em linha com a Lei de Moore, mas a economia dos chips de hoje não está melhorando no mesmo ritmo – o preço por transistor está aumentando à medida que avançamos para nós mais densos. Além disso, o escalonamento inadequado de alguns elementos do chip, como analógico e caches, complica ainda mais as coisas. Como tal, a indústria está se movendo em massa para projetos baseados em chiplet para chips de alto desempenho.
O objetivo primordial de qualquer projeto baseado em chiplet é preservar os melhores atributos de consumo de energia e desempenho (latência, largura de banda) dos caminhos de dados dentro de um processador monolítico de matriz única, aproveitando os benefícios econômicos do uso de uma abordagem baseada em chiplet , como maior rendimento de matrizes menores fabricadas em um processo de ponta e a capacidade de usar nós mais antigos e mais baratos para algumas das outras funções que apresentam melhorias de densidade menores.
Como tal, o campo de batalha pela supremacia dos semicondutores está mudando da velocidade dos transistores para o desempenho das interconexões, com novas tecnologias como interpositores de silício (EMIB) e técnicas de ligação híbrida chegando à vanguarda para melhorar a economia.
No entanto, essas abordagens ainda resultam em compensações inevitáveis de desempenho, energia e custo, que a nova tecnologia de empacotamento 3D ‘Quasi-Monolithic Chips’ (QMC) da Intel procura resolver. Como o nome indica, o QMC da Intel visa oferecer quase as mesmas características que as interconexões que são construídas em um único molde.
QMC é uma nova técnica de ligação híbrida que apresenta passos abaixo de 3 mícrons e resulta em um aumento de 10 vezes na eficiência de energia e na densidade de desempenho em relação à pesquisa que a Intel apresentou no IEDM do ano passado. Esse artigo anterior cobriu uma abordagem com passos de 10 mícrons, que já era uma melhoria de 10 vezes. Como tal, a Intel encontrou um caminho para uma melhoria de 100 vezes em apenas alguns anos, mostrando que o trabalho da empresa em ligação híbrida está se acelerando rapidamente. O QMC também permite que vários chiplets sejam empilhados verticalmente uns sobre os outros, como visto no gráfico acima.
Este documento descreve densidades de interconexão incríveis de centenas de milhares de conexões por milímetro quadrado e consumo de energia (medido em picojoules por bit – Pj/b) que rivaliza com o que vemos em processadores monolíticos. Além disso, o novo documento descreve vários novos materiais e processos que seriam usados para fabricar tais dispositivos, abrindo caminho para dispositivos do mundo real.
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O roteiro do processo da Intel já mergulha abaixo da escala nanométrica para a escala Angstrom e, embora as convenções de nomenclatura dos nós tenham perdido há muito tempo sua relação com as medições físicas reais dos transistores, é claro que uma nova abordagem radical será necessária para o dimensionamento contínuo. A maior parte da indústria está apostando em uma mudança para canais atômicos 2D no futuro, mas, como acontece com toda nova tecnologia, haverá muitas etapas para uma mudança tão radical.
Os materiais de chip de hoje, como o silício, são compostos de cristais tridimensionais, o que significa que os átomos estão ligados em todas as três dimensões, apresentando assim um limite fundamental para o encolhimento. Em contraste, os materiais 2D são atraentes porque todos os átomos estão ligados em um plano, permitindo assim que os recursos sejam construídos com apenas três átomos de espessura.
Entre na pesquisa da Intel sobre materiais 2D que ela poderia usar para transistores GAA 3D. Como uma atualização, os designs atuais de GAA consistem em nanofolhas de silício horizontais empilhadas, com cada nanofolha cercada inteiramente por um portão. Essa técnica ‘gate-all-around’ (GAA) reduz o vazamento de tensão que evita o desligamento dos transistores. Isso está se tornando mais um problema à medida que os transistores encolhem – mesmo quando o portão envolve o canal em três lados, como vemos nos transistores FinFET.
A Intel marca seu design GAA como RibbonFET, que está planejado para chegar no primeiro semestre de 2024. No entanto, ir além do RibbonFET exigirá mais inovações, e essa pesquisa 2D se encaixa no projeto de um caminho potencial.
O artigo da Intel descreve uma estrutura de nanofolhas empilhadas Gate All Around (GAA) com materiais de canal (nanofolhas/nanoribbons) que medem apenas três átomos de espessura e podem operar em temperatura ambiente com baixa corrente de fuga.
A espessura dos materiais de canal 2D torna o estabelecimento de uma conexão elétrica para uma nanofita uma tarefa difícil, então a Intel também modelou topologias de contato elétrico para materiais 2D. Este é um passo fundamental para entender as propriedades dos materiais 2D e como eles funcionam, permitindo assim que a empresa modele com precisão outros avanços.
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A memória em todas as formas é parte integrante da computação, mas também consome muito do orçamento de energia no nível do chip e do sistema, além de ser um fator limitante para o desempenho.
A Intel também realizou a primeira demonstração funcional do mundo de memória ferroelétrica empilhada em 3D. O aspecto mais impressionante dessa tecnologia é que os capacitores de trincheira ferroelétricos podem ser empilhados verticalmente na matriz lógica sobre os transistores. Isso permite colocar a memória em camadas sobre os elementos lógicos em vez de estar em sua própria região distinta, como vemos em outros tipos de memória incorporada, como a SRAM usada para caches L1 e L2.
A memória ferroelétrica também permite uma capacidade semelhante à que vemos com o flash NAND – a capacidade de armazenar vários bits de dados em uma estrutura que normalmente armazenaria apenas um bit. Nesse caso, a Intel demonstrou a capacidade de armazenar quatro bits por trincheira.
Naturalmente, essa abordagem aumentaria a largura de banda e a densidade da memória, ao mesmo tempo em que reduziria a latência, gerando caches no chip muito maiores e muito mais rápidos.
Da mesma forma que a modelagem de contatos elétricos para estruturas 2D, a Intel também compartilhou seus esforços de modelagem para fases mistas e defeitos para dispositivos ferroelétricos hafnia, que, por sua vez, promoverão os próprios processos de pesquisa e desenvolvimento da empresa.
A Intel também está pesquisando transistores que ‘não esquecem’, o que significa que eles não perdem seus dados (estado ligado/desligado) quando perdem energia. Isso é semelhante a qualquer armazenamento não volátil, como NAND, que pode manter seu estado quando a energia é removida, mas vem na forma de um transistor lógico. A Intel diz que ultrapassou dois dos três obstáculos ao uso dessa tecnologia em temperatura ambiente. Estamos particularmente ansiosos por esta apresentação.
Os outros documentos da Intel no evento descrevem outras áreas de pesquisa, como wafers de GaN sobre silício que podem permitir tecnologias futuras além do 5G e melhores maneiras de armazenar informações quânticas para criar qubits melhores para computação quântica.
Já se passaram 75 anos desde que o transistor alterou o curso da história, e a Dra. Ann Kelleher, vice-presidente e gerente geral de desenvolvimento de tecnologia da Intel, também fará um discurso especial no IEDM na segunda-feira. A apresentação “Comemorando os 75 anos do transistor! Uma olhada na evolução da inovação da Lei de Moore” acontece às 9h45 da manhã, horário do Pacífico, na segunda-feira, 5 de dezembro. Daremos seguimento com a cobertura dessa apresentação em breve.
